فهرس |
هذا النوع من الذواكر يمكن القراءة منه والكتابة فيه مباشرة ويطلق عليها اسم الذواكر RAM . تتكون الذاكرة من مصفوفة من الكلمات وكل كلمة من عدد من الخانات فمثلاً يمكن تصميم ذاكرة ذات 1024 خانة موزعة على 256 كلمة كل كلمة بأربع خانات ونعبر عن سعة الذاكرة بالشكل 4×256 إن الذاكرة ذات 1024 خانة ترتب على الشريحة silicon chip بشكل مصفوفة كأن تكون بـ 32 سطر و32 عمود وبالتالي يتألف كل سطر من 8 كلمات . ليس بالضرورة أن تكون المصفوفة مربعة ويمكن أن تكون بـ 64 سطراً و16 عمود أو أية احتمالات أخرى. عادة تصمم الذاكرة RAM بحيث تحتوي كل كلمة خانة واحدة فقط . مثلاً العبارة 16384×1 يعني أن الذاكرة تحتوي 16384 كلمة في كل كلمة خانة واحدة فقط ، عندها يكفي مدخل واحد للدخل والخرج حيث أنه في لحظة ما تعنون خانة فقط إما للقراءة أو للكتابة. في الشكل (1) نرى ذاكرة RAM بسعة 4×256 مرتبة في مصفوفة مربعة 32×32 ويوجد 32 خط لاختيار الأسطر وثمانية خطوط لاختيار الأعمدة. كمثال :عند تطبيق الجهد على الخط Y1 & X1 فإن الخانات الأربعة التابعة للكلمة الواقعة عند تقاطع Y1 & X1 تكون جاهزة للقراءة منها أو للكتابة عليها.
الشكل (1)
تستخدم المشفرات عادةً لاختيار الأسطر والأعمدة ، والهدف هو تقليل عدد أطراف الشريحة اللازمة للعنوان. الشكل (2) يبين شبكة اختيار الأسطر التي يمكن أن تستخدم مع ذاكرة MOS 256x4 بمصفوفة 32×32 حيث نرى في الشكل ( 2) خمسة أطراف هي A0, A1, A2, A3,A4 هذه الأطراف موصولة مع خمسة مضخمات موضحة في الشكل (2) تؤمن المداخل مع متمماتها 5^2=32 حالة مختلفة للعناوين.
الشكل (2)
والشكل (3) يبين دارة الاختيار للأعمدة.
الشكل (3)
يبين الشكل (4)مخطط منطقي لذاكرة RAM بسعة (4×3) خانة كمثال توضيحي عن بنية الذاكرة RAM في حين يبين الشكل(5) ذاكرة RAM من نوع MOS بسعة 4096 Bits مرتبة بمصفوفة 64×64 .
الشكل (4)
بالإضافة إلى مصفوفة الذاكرة والمشفرات توجد مضخمات للقراءة والكتابة ، و دارات التحكم . إن مضخمات القراءة والكتابة هي عبارة عن دارات الكترونية تعطي المستوى المنطقي الملائم كما تعطي العزل المناسب أيضاً . في الشكل (6) نرى المخطط الصندوقي الوظيفي لذاكرة RAM بسعة 4×256 Bits حيث تحتوي على أربعة مضخمات للقراءة وكذلك على أربعة مضخمات للكتابة ، كما توجد دارة تحكم مشكلة من بوابتي AND والخط فوق رمز الدخل المنطقي للتحكم في دارة AND يبين أن التحكم يأخذ دوره عندما يكون مستوى الدخل منخفض وغياب هذا الخط يبين أن التحكم يأخذ دوره عندما يكون الدخل مرتفعاً, وهكذا فإن الشريحة CHIP تعمل عندما يكون خط السماحية CE في المستوى المنخفض أما عندما يكون CE=1 فإن خرج كل من بوابتي AND هو الصفر. وبهذا تتوقف مضخمات القراءة والكتابة عن العمل.
بفرض أن الشريحة وضعت في حالة عمل بوضع صفر منطقي على المدخل CE ، فإن وضع واحد منطقي على المدخلR/W سوف يعطي صفر على خرج بوابة AND رقم (1) وتتوقف مضخمات الكتابة عن العمل بينما يكون خرج بوابة AND رقم (2) واحد منطقي والذي يسمح بعمل مضخمات القراءة وبالتالي تظهر الخانات المختزنة للكلمة المعنونة على الخرج.
الشكل (5)
من ناحية أخرى فإنه عندما نطبق صفر منطقي على المدخل فإن قيم متحولات الخرج لبوابات AND تنعكس هذه المرة وتتمكن مضخمات الكتابة من العمل بينما تتوقف مضخمات القراءة عن العمل . وبالتالي فإن الخانات المطبقة على الدخل ستخزن ضمن الذاكرة . تحوي هذه الدارة على 16 طرفاً منها 14 طرف موضحة على الشكل (6) والطرفان الباقيان لجهد التغذية. ونميز نوعين من هذه الذواكر بالنسبة لممر المعطيات :
1- ممر معطيات منفصل (ممر للدخل وممر للخرج)
2- ممر معطيات مشترك (ممر للدخل والخرج)
الشكل (6)
إن خلية CMOS المستخدمة في الدارة المتكاملة من نوع Intel 5101 موضحة في الشكل (7) وفيها تؤلف الترانزستورات T1وT2 تؤلف Latch ذو ربط تقاطعي Cross-coupled والذي يسحب تياراً قيمته من رتبة النانو أمبير وذلك في الحالة الثابتة ، الترانزستورات T5وT6 عبارة عن أدوات فتح وإغلاق ترابط بين الخطوط الخانة (Bit Lines) وبين Latch .
الشكل (7)
عندما يكون خط اختيار السطر في المستوى العالي, فإن الخرج Q يكون (1) منطقي عندما يقطع T3ويصلT4 ،ويكون صفر منطقي عندما تنعكس هذه الحالات. تتم القراءة والكتابة بواسطة خطوط الخانات ويكون زمن نفاذ المعلومات من وإلى الذاكرة أقل من 500 nsec ، و الشكل (8) يوضح خلية ذاكرة ذات ستة ترانزستورات وهذه الذاكرة بسعة 4096 خانة وتعمل بجهد (5 V ) في الحالة الستاتيكية وهي من نوع NMOS وتستخدم تكنولوجيا البوابات السليكونية ، وفيها يحتوي Latch ذو الربط التقاطعي على ترانزستورات حمل ذات قنال مسبق التحريض Depletion – mode . تتوفر الدارة المتكاملة التي سعتها 4 K byte ضمن شريحة ذات 18 طرف للربط ، ولها زمن نفاذ مقداره 150 nsec ، وتبديد استطاعة مقداره 350 m watt وترتيبها أو تنظيمها يكون على الشكل 4096×1 أو 4096×4 ومصفوفة الذاكرة من 64 عمود وسطر.
الشكل (8)
إن الذواكر RAM التي تستخدم الترانزستورات ثنائية القطبية تتميز بسرعة عالية وبزمن انتخاب (5-200 nsec) وسوف نتعرف على الأنواع التالية IIL,ECL,TTL.
الشكل (9)يوضح خلية ذاكرة من نوع TTL تتألف من Latch ذو وصل تقاطعي حيث يكون أحد الترانزستورات في الإشباع والآخر في القطع . وفي حالة تهيئة الدارة للعمل يكون جهد خط العمل 0.3 V ويكون جهد خط الخانة BIT LINE هو 0.5 V ولهذا السبب فإن تيار الترانزستور الذي يكون في الحالة ON يسري إلى خط الكلمة . ويكون التيار في خط الخانة مهملاً وتكون طاقة الدارة في تلك الحالة 9 mW.
الشكل (9)
ولقراءة الخلية نرفع جهد الكلمة من 0.3 V إلى 3V وهذا يؤدي إلى نقل التيار من خط الكلمة إلى خط الخانة المتصل مع الترانزستور المتحرض (الموصل) ويكون تيار القراءة بحدود 0.15 mA ولكتابة الحالة المنطقية (1) في الخلية فإن جهد كل من خط الكلمة وخط الخانة اليمنى يرفع لحظياً إلى 3V ، بينما يبقى خط الخانة الأيسر على جهد 0.5 V وهذا يؤدي إلى وضع الترانزستور T1 في الحالة ON و T2 في الحالة OFF وتبقى هذه الحالة ثابتة عندما تزول نبضة الجهد 3 V .الإجراء المتبع في تسجيل الحالة المنطقية 0 في الخلية هو نفسه ولكننا نستخدم خط الخانة الأيسر.
إن دورة التسجيل لخلية واحدة تستغرق 20 nsec تقريباً ويمكن إنقاص هذا الزمن بواسطة استخدام ترانزستور شوتكي. وهناك أنواع عديدة من هذه الدارات بعضها سريعة جداً والبعض ذو تبديد استطاعة قليل وهكذا ...
تجارياً هناك دارة متكاملة SN 54S201 من نوع TTL RAM منظمة على أساس 256 كلمة وكل كلمة من نوع Shottky-Clamped وذلك من أجل السرعة العالية ، والخرج فيها ثلاثي الحالة مما يعطي إمكانية ربط عدد من الدارات المتكاملة لتشكيل نظام ذاكرة موسع . كما أن هناك نسخة من نوع المجمع المفتوح تعطي إمكانية التلاؤم المباشر مع خط المعلومات .
إن زمن الوصول في القطعة السابقة هو 42 nsec ، وزمن دورة التسجيل 100 nsec ،وتبديد الاستطاعة حوالي 500 nsec . إن هذه العلبة ذات الـ 16 طرفاً ثمانية منها من أجل العنوان و 2 لمنبع الجهد (5 V) وطرفان للتحكم بدخل وخرج المعلومات وطرف للتحكم بالكتابة أو بالقراءة والثلاثة الباقية لجعل الشريحة قادرة على العمل أو منعها وهذه الأطراف الثلاثة موصولة مع بوابة NOR بحيث تمنع الشريحة في حال كون أي طرف من هذه الأطراف في المستوى العالي ويكون الخرج في حالة ممانعة مرتبة لمصفوفة 16×16 فإنه يوجد مفككي شيفرة (4 TO 16 Line Decoder) أحدهما لاختيار السطر والآخر لاختيار العمود . إن معلومات الدخل تطبق على مضخم تسجيل (WRITE AMP) والذي يعطي عزلاً ملائماً ومستويات منطقية مناسبة للكتابة في الخلايا . كلا دارتي الدخل والخرج موضحتين في الشكل (10).
الشكل (10)
حيث نستخدم دارة الدخل ترانزستور pnp بتيار قاعدة سالب يحافظ على تيار الدخل ذو المستوى المنخفض بحدود 0.2 mA وبالنسبة لتيار الدخل ذو المستوى العالي فإنه يتألف من بضع ميكروأمبير وذلك نتيجة التسرب خلال الثنائيات .
إن دارة الخرج الموضحة عبارة عن بوابة TTL التقليدية ذات السرعات العالية والتي لها زمن انتقال 6 nsec وفيها عناصر رفع جهد الخرج فعالة (مؤلفة من وصلة Totem pole) وعملية التغير فيها سريعة نظراً لوجود زوج من الترانزستورات المسمى دارلنغتون Q3 & Q4 وتكون مقاومة الخرج فقط بضعة أومات في كلا الحالتين المنطقيتين ، ويمكن تعديل الدارة بواسطة Q6 لحصول على ممانعة خرج عالية.
تستخدم عادة الذواكر من هذا النوع عندما نكون بحاجة إلى السرعة العالية جداً . يبين الشكل (11)مخططاً لخلية ECL بالإضافة إلى دارتي القراءة والكتابة . ولأن أي ترانزستور سوف يعمل إما في النظام الفعال أو في القطع ، فإن كل تيارات القاعدة تكون صغيرة جداً ولذلك تهمل ونفرض أن هبوط الجهد على أي ثنائي هو 0.75 V . إن خلية التخزين هذه تتألف من ثنائي استقرار ذو ربط تقاطعي باستخدام الترانزستورات ذات البواعث المتعددة . عندما يكون جهد خط الكلمة -4 V تكون الخلية في حالة انتظار. وتتحقق عملية القراءة أو الكتابة بواسطة رفع جهد خط الكلمة إلى -2 V .
بفرض أن الخلية في حالة انتظار أي في حالة STAND BY وحيث يكون الترانزيستور Q4 ناقلاً عندها نسمي هذه الحالة حالة الصفر المنطقي ، ويكون الترانزستور Q3 في حالة القطع و جهد القاعدة Vb4 للترانزستور Q4 هو -3.25 V على جهد خط الكلمة . ولأن التيار المار خلال المقاومة R3 مهمل فإن الجهد على طرفي المقاومة 1625 Ω هو أيضاً Vb4 ولذلك فإن I5 هو (2 mA )وهذا يسبب تبديد استطاعة قدره 8 mW وعندها نجد أن جهد القاعدة Vb3 هو -3.56 V وهذا يؤمن انحياز لمتصل قاعدة – باعث قدره 0.35 V وهو جهد صغير لا يكفي لتشغيل الترانزستور وبالتالي يقطع Q3 وبالرغم من أن تشغيل Q4 يعطي انحياز لمتصل المجمع قدره 0.4 V ولكنه لا يكفي لوضع Q4 في النظام الفعال والهدف ن المقاومة R1=1652 Ω هو الحد من التيار حتى نضمن أن الجداء (I5*R4) صغير بحيث نتجنب حالة الإشباع.
الشكل (11)
وأما بالنسبة لدارات الكتابة ، في حال كون الخلية في حالة الانتظار نلاحظ أن البواعث للترانزستورات Q4, Q6, Q2 موصولة معاً والباعث للترانزستور الذي له أعلى جهد قاعدة هو الذي يعمل فقط . وبما أن جهود القاعدة لهذه الترانزستورات هي VB4= -3.25 v ، VB2= 3.1 v ، VB6= -4 v فإننا نجد أعلى جهد للترانزستور Q2 وجهد الباعث له أقل بمقدار 0.75 V من الجهد المرجعي (Vr= -3.1V) وهكذا فإن I2= 0.83 mA وجهد العقدة Vn = -0.38 v وبالطبع فإن (Vn =Vm) و (I1= I2) وجهود الخرج Vo1,Vo2 هي (- 0.38 V) .
لقراءة الخلية فإننا نرفع جهد خط الكلمة إلى -2 V ، وهذا يرفع جهود القاعدتين للترانزستورين Q4 & Q3ونصمم الدارة بحيث يكون VB4 أعلى من الجهد المرجعي Vr ولكن VB3 يبقى أقل من Vr . وحسب ذلك فإن تيار دارة القراءة (Sence Circuit) يكون I2= I4 = I5 وكلا الترانزستورين Q6 & Q2 يقطعان . إن الجهود VB4= -2.93 v & VB3= -3.29 v تؤكد الفرضية التي تقول بأن الباعث للترانزستور Q3 المرتبط مع خط الخانة الأيسر هو في حالة القطع وتيار الترانزستور Q4 ينتقل إلى خط االخانة المرتبط معه ، وجهود الخرج المناظرة هي VB2= 0 v & VB1= 0.83 v وهذه الجهود تغذى إلى مضخم فرق مصمم بحيث يعطي على الخرج 1 منطقي.
لكتابة 1 منطقي في الخلية فإننا نضع الخلية في نظام القراءة بواسطة توصيل خط الكلمة مع منبع جهد -2 V ثم نطبق نبضة على قاعدة Q6 بحيث يرفع جهد القاعدة من -4 V إلى-2.7 V وذلك خلال فترة قصيرة . وهذا يؤدي إلى قطع Q4 وتشغيل Q3 وعندها تختزن الدارة 1 منطقي .ولكتابة 0 منطقي نتبع نفس الإجراءات باستخدام Q5.
إن تبديد استطاعة مقدارها 8 mW هي استطاعة عالية وهذا يحد من عدد الخانات الممكن وضعها في دارة تكاملية ، ويمكن إنقاص تبديد الاستطاعة بواسطة رفع قيم المقاومات هذا ينقص من السرعة وعادة فإن الذواكر من ECL تكون بسعة 64 أو 128 أو256 خانة .
وكمثال على ذلك الدارة المتكاملة SN10142 وهي ذاكرة من نوع ECL بسعة 64 كلمة وكل كلمة بخانة واحدة. ولها 16 طرف وتحوي مفككي شيفرة واحد للأسطر والآخر للأعمدة كما تحوي على مضخمات قراءة وكتابة ودارتي عزل للدخل والخرج ومدخلين للتحكم أحدهما للكتابة والآخر للقراءة ومدخل السماحية للدارة ككل. يمكن ربط خرج هذه الدارة مع مخارج أخرى لدارات مماثلة لنحصل على المنطق OR لزيادة عدد كلمات الدارة .في النوع ECL تكون مستويات الجهد النموذجية (-0.9و-0.8 )فولط وزمن الانتخاب أقل من 10 nsec لكل خانة .
يتميز هذا النوع من الذاكرة بسرعة عالية وتبديد استطاعة قليل وكثافة دارات كبيرة . حيث يمكن وضع الآلاف من الخلايا في دارة تكاملية واحدة و الشكل (12)يبين مصفوفة من ثماني كلمات بخانة واحدة . هذه المصفوفة تشكل ذاكرة I²L RAM ستاتيكية ، وفيها خطوط عناوين الأسطر X1&X0 هي وخطوط عناوين الأعمدة هي Y1&Y0 ، ويستخدم كل خط (Y) لعنونة عمودين . الخطوط المميزة بالرمز B0 تستخدم لكتابة و قراءة الأصفار المنطقية ، بينما الخطوط المميزة بالرمز B1 فتستخدم لكتابة وقراءة الواحد المنطقي. في الشكل (13)نرى رسماً تخطيطياً للخلية (11) مع قيم التيارات والجهود في حالة الانتظار (STAND BY ) حيث أن الترانزستورات T1&T2 هي حمل منبع التيار للترانزستورات T3&T4 و الترانزستورات T5&T6 لربط ثنائيات الاستقرار (LATCH) مع خطوط الخانة ، وتكون عادةً من نوع PNP.
الشكل (12)
إن الخط Y0 يتألف من مادة من نوع P والذي يقوم بدور البواعث في الترانزستورات التي تشكل منابع التيار ، ويغطي تياراً مقداره 100nA لكل ترانزيستور . وهكذا فإن تبديد الاستطاعة في حالة تهيئة الدارة للعمل هو 150 nW لكل خانة وهذا أقل بكثير من 8 mW للخلية من نوع ECL وتكون خطوط الخانات وعنوان السطر X0 موصولة بالأرض.
بفرض أنه في حالة الانتظار للخلية (11) وكان الترانزستور T3 في الإشباع و T4 في القطع . فإن جهد عقدة الخرج Q هو 0.75 V وجهد الإشباع VBE3 وجهد عقدة الخرج Q =0.05V وهو جهد الإشباع VCE3 ولهذا السبب فإن الدارة تخزن 1 منطقي في الخلية حيث أن Q =1 . وبما أن الترانزستورين T4&T5 في حالة قطع فإن كل التيار I0 القادم من المجمع T2 يذهب إلى مجمع الترانزستور المشبع T3 وتصمم الدارة بحيث يسري معظم التيار في قاعدة T3 ، على الرغم من أن قسماً منه يذهب إلى خط الخانة خلال T6 ولكنه يهمل بالمقارنة مع تيار القراءة.
الشكل (13)
إن قراءة المعلومات من أنصاف النواقل هي عملية لاتدمر المعلومات عادة ،هذا يعني أن هذه العملية لن توثر على المعلومات المخزنة .على النقيض من ذلك فإن قراءة المعلومات من الحلقات المغناطيسية تزيل المعلومات ،وبالتالي فإن عملية قراءة المعلومات من هذه القلوب تتطلب أن نلحق كل عملية قراءة فورا بعملية كتابة لتعيد إدخال المعلومات نفسها إلى القلب المغناطيسي ولكن من مساوئ هذا النوع سرعة العمل المنخفضة والحاجة إلى دارات إضافية أكثر. هناك خاصة غير مرغوب فيها بأنصاف النواقل وهي تطاير المعلومات بمجرد إزالة منبع القدرة بينما تبقى المعلومات في القلوب المغناطيسية حتى بعد إزالة جهد التغذية .وبالنسبة لذاكرات أنصاف النواقل فإنه يمكن التخلص من هذه الظاهرة بإضافة دارة تنقل أقطاب التغذية إلى طرفي بطارية كلما انقطعت التغذية .
وكمثال على هذه الذواكر المهيأة لاستعمال ثابت (غير متطاير) الدارة المتكاملة Intel 5010 Static RAM وهي من نوع CMOS وفيها 1024 خانة مرتبة على أساس 256 كلمة وكل كلمة بأربع خانات.وأدوات CMOS صنعت هنا ببوابات سيليكونية استخدمت فيها تكنولوجيا غرس الأيونات ،بما أن التيار في حالة عدم التشغيل Stand by current صغير جداً ومن رتبة 0.2 ميكرو أمبير،وأن الجهد الذي تعمل عليه 2V أو أكثر لذلك توضع عادة على الدارة المطبوعة بطاريتين رقيقتين.وبالطبع هناك دارة لنقل الذاكرة لتعمل على البطارية عندما تنقطع عنها القدرة الخارجية. تتضمن هذه الدارة الخارجية أيضاً مخرج منع مهمته وضع دارات العزل (Buffer) للمعلومات الداخلية في حالة ممانعة عالية ، وهذا المخرج الثلاثي الحالة يفيد في الأنظمة التي تستخدم ممر مشترك للمعلومات ويمكن أن نزيد حجم الذاكرة بواسطة توصيلات ملائمة لعدد من الدارات المتكاملة ، وكمثال على ذلك يمكن ربط 16 شريحة لتشكيل مصفوفة 4×4 ليعطينا نظام ذاكرة بسعة 1024 كلمة وكل كلمة لها 16 خانة.
يتم توسيع الذواكرRAM كما في الشكل (14) حيث نرى نظام ذاكرة RAM بسعة ( 1024Xm) خانة .
الشكل (14)
كتاب: التظم المنطقية والدارات الرقمية ... للدكتور المهندس : محمد سعيد كريم ........ منشورات جامعة حلب - كلية الهندسة الكهربائية والالكترونية.
يمكنك الاستفادة من الموضوع التالي أنواع ذواكر الرام للوصول العشوائي